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課程大綱
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第一階段
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1、Cadence設(shè)計平臺DFII及啟動命令ICFB?
1.1 Cadence設(shè)計平臺?
1.2 啟動Cadence?
2、Composer原理圖輸入工具?
2.1 啟動Cadence建立一個新的工作庫?
2.2 建立新單元?
2.3 晶體管級原理圖?
3、 變量、端口和單元的命名規(guī)則?
4、Verilog仿真?
4.1 Composer原理圖的Verilog仿真?
4.2 Composer工具中的行為級Verilog代碼?
4.3 獨立的Verilog仿真?
4.4 Verilog仿真中的時序
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實驗：mips處理器設(shè)計
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第二階段
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1、Virtuoso版圖編輯器
2.1 反相器原理圖?
2.2 反相器版圖?
2.3 打印版圖?
2.4 生成提取視圖?
2.4 版圖對照原理圖檢查?
3 單元設(shè)計全流程
4、標(biāo)準(zhǔn)單元設(shè)計模板?
4.1 標(biāo)準(zhǔn)單元幾何尺寸說明?
4.2 標(biāo)準(zhǔn)單元I/O端口布置?
4.3 標(biāo)準(zhǔn)單元晶體管尺寸選擇
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實驗：單元設(shè)計
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第三階段
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1 Spectre模擬仿真器?
1.1 原理圖仿真（瞬態(tài)仿真）?
1.2 Spectre模擬環(huán)境下仿真?
1.3 用配置視圖仿真?
1.4 模擬／數(shù)字混合仿真?
1.5 靜態(tài)仿真?
1.6 參數(shù)化仿真?
1.7 功耗測量
2 單元表征?
2.1 Liberty文件格式?
2.2 用ELC表征單元?
2.3 用Spectre表征單元?
2.4 把Liberty轉(zhuǎn)換成Synopsys數(shù)據(jù)庫格式?
3 Verilog綜合?
3.1 用dc_shell進(jìn)行Synopsys Design Compiler綜合?
3.2 Cadence RTL Compiler綜合?
3.3 把結(jié)構(gòu)描述Verilog輸入到CadenceDFII設(shè)計平臺中?
3.4 綜合后Verilog仿真
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實驗：綜合后Verilog仿真
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第四階段
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1、 抽象生成?
1.1 將庫讀入到Abstract中?
1.2 找出單元中的端口?
1.3 提取步驟?
1.4 抽象步驟?
1.5 生成LEF（庫轉(zhuǎn)換格式）文件?
1.6 修改LEF文件?
2 SOC Encounter布局布線?
2.1 Encounter用戶圖形界面?
2.2 用配置文件進(jìn)行設(shè)計輸入?
2.3 編寫SOC Encounter腳本
3 芯片組裝?
3.1 用ccar進(jìn)行模塊布線?
3.2 用ccar完成內(nèi)核至焊盤框的布線?
3.3 生成最終的GDSII
4 微型MIPS處理器
4.1 微型MIPS處理器?
4.2 微型MIPS：展平設(shè)計工具流程?
4.3 微型MIPS：層次化設(shè)計工具流程
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第五階段
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1、基于IP核的設(shè)計,IP核的SoC設(shè)計方法
2、cmos工藝基礎(chǔ)
2.1 mos器件物理本質(zhì)
2.2 基本的cmos制造流程 533?
2.3、展望
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實驗：IP核的SoC設(shè)計
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第六階段?微型MIPS處理器項目實戰(zhàn)
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1 微型MIPS處理器?
1.2 微型MIPS：展平設(shè)計工具流程?
1.2.1 綜合?
1.2.2 布局布線?
1.2.3 仿真?
1.2.4 最終組裝?
1.3 微型MIPS：層次化設(shè)計工具流程?
1.3.1 綜合?
1.3.2 宏模塊內(nèi)布局布線?
1.3.3 準(zhǔn)備層次結(jié)構(gòu)中的定制電路?
1.3.4 生成宏模塊的抽象視圖?
1.3.5 含宏模塊的布局布線?
1.3.6 仿真?
1.3.7 最終組裝
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第七階段?DSP系統(tǒng)的VLSI設(shè)計
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1，數(shù)字信號處理算法
2，DFG分析
3，FPGA數(shù)字信號處理系統(tǒng)
4，IP軟核驗證
5， A/D與D/A電路
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