?FPGA性能設(shè)計培訓(xùn)課程

課程對象

對 FPGA 設(shè)計優(yōu)化感興趣、具備 HDL 中級知識和擁有 Xilinx ISE? 軟件工具使用經(jīng)驗的 FPGA 設(shè)計者。

課程概要

1

• 回顧?FPGA 設(shè)計基礎(chǔ)
• 利用 FPGA 資源進行設(shè)計
• 內(nèi)核生成器（CORE Generator）軟件系統(tǒng)
• 基本 FPGA 時鐘資源
• Virtex-6 和 Spartan-6 FPGA 時鐘資源
• 實驗1：利用 FPGA 資源進行設(shè)計
• FPGA 設(shè)計技術(shù)
• 綜合技術(shù)
• 實驗2：綜合技術(shù)

2

• 實現(xiàn)時序收斂
• 實驗3：回顧全局時序約束
• 特定通路時序約束，第1部分
• 特定通路時序約束，第2部分
• 實驗4：實現(xiàn)時序收斂
• 高級實現(xiàn)選項
• 實驗5：性能設(shè)計
• 實驗6：FPGA Editor 演示（可選）
• ChipScope Pro 軟件（可選）
• 實驗7：ChipScope Pro 軟件（可選）