課程大綱： DDR3_Gbps高速差分SIPI設(shè)計(jì)培訓(xùn)
第一部分：DDR3高速并行SIPI設(shè)
1、DDR3 接口 SI/PI 設(shè)計(jì)內(nèi)容
? DDR3 接口介紹
? DDR3 接口信號電源要求
? DDR3 接口SI/PI 設(shè)計(jì)包含哪些內(nèi)容？
? 如何評價DDR接口信號質(zhì)量？
? 導(dǎo)致眼圖惡化的因素
? 時序分析ABC
? 影響時序的因素
? Timing Budget 示例
2、DQ/DQS 信號組
? 了解SSTL的脾氣
? ODT和ZQ calibration
? 走線阻抗：50歐？ 45歐？ 40歐？ …………
? 間距控制：1.5X ? 2X ? 2.5X ? …………
? 如何優(yōu)化Ron、Z0、ODT組合
? 影響時序的因素分析
? 扇出長度問題
? 走線中途過孔的處理
? 怎樣規(guī)劃層疊和參考平面？
3、ADDR/CMD/CNTL_CLOCK信號組
? 常用拓?fù)浣Y(jié)構(gòu)及端接
? 摸透Fly-by 結(jié)構(gòu)的脾氣
? 鏈中容性負(fù)載的影響
? 容性負(fù)載補(bǔ)償
? VTT 上拉電阻的選擇
? 主干線長度、DDR區(qū)域分段長度、尾巴長度等的影響
? 驅(qū)動器封裝引起的波形變化
? DDR芯片封裝引起的信號惡化
? DDR芯片扇出過孔的影響
? DDR芯片扇出長度的影響
? Fly-by 結(jié)構(gòu)中不同位置的眼圖特點(diǎn)
? Fly-By結(jié)構(gòu)綜合優(yōu)化
? Fly-By結(jié)構(gòu)的等長設(shè)置
? Timing Budget： 示例
? 影響jitter的因素分析
? T拓?fù)渑c端接
4、DDR3接口電源設(shè)計(jì)
? VDD/VDDQ電源設(shè)計(jì)
? VTT電源設(shè)計(jì)
? VREF電源設(shè)計(jì)
5、信號質(zhì)量及時序優(yōu)化要點(diǎn)
? 如何選擇阻抗
? 層疊設(shè)置必須注意的問題
? Date lane優(yōu)化要點(diǎn)
? ADDR/CMD/CNTL/CLK優(yōu)化要點(diǎn)
? DDR3接口布線優(yōu)化要點(diǎn)
? VDD/VDDQ電源設(shè)計(jì)要點(diǎn)
? VTT電源設(shè)計(jì)要點(diǎn)
? VREF電源設(shè)計(jì)要點(diǎn)
6、DDR3 接口仿真方法
? 仿真設(shè)置關(guān)鍵點(diǎn)
? 如何解讀仿真結(jié)果
? 信號質(zhì)量仿真、演示
? 眼圖質(zhì)量仿真、演示
? 時序仿真、演示
第二部分：Gbps高速差分SIPI設(shè)計(jì)
1、高速差分設(shè)計(jì)8個關(guān)鍵控制點(diǎn)
? 高速差分互連系統(tǒng)結(jié)構(gòu)
? 眼圖關(guān)鍵特征參數(shù)解讀
? 高速差分設(shè)計(jì)8個關(guān)鍵控制點(diǎn)
2、S參數(shù)及TDR
? 理解S參數(shù)
? 利用S參數(shù)提取信息
? 利用S參數(shù) debug
? 反射與TDR
? TDR 分辨率
3、耦合干擾問題
? 同層線間串?dāng)_
? 層間串?dāng)_
? 孔與孔的耦合干擾
? 回流路徑引起的耦合干擾
? 通過電源系統(tǒng)產(chǎn)生耦合干擾
? 各種耦合干擾的規(guī)避措施
4、抖動問題
? 引起抖動的常見因素
? 耦合干擾如何影響抖動
? ISI 如何影響抖動
? AC耦合電容如何影響抖動
? 阻抗不連續(xù)如何影響抖動
? 參考平面如何影響抖動
? 電源噪聲如何影響抖動
? 差分對配置如何影響抖動
? 差分不對稱性影響抖動
5、差分、共模的轉(zhuǎn)換
? 詳解模態(tài)轉(zhuǎn)換
? 模態(tài)轉(zhuǎn)換對眼圖質(zhì)量的影響
? 解決模態(tài)轉(zhuǎn)換問題的各種措施
6、互連通道阻抗優(yōu)化
? 阻抗連續(xù)性優(yōu)化內(nèi)容
? 過孔研究及優(yōu)化
? 金手指焊盤特性及優(yōu)化
? AC耦合電容焊盤優(yōu)化
7、電源優(yōu)化設(shè)計(jì)
? 摸透磁珠濾波器的脾氣
? L型還是PI型
? 負(fù)載之間的電源干擾
? 優(yōu)化電源樹結(jié)構(gòu)
? 電源樹優(yōu)化示例
? SERDES接口模擬電源設(shè)計(jì)要點(diǎn)
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